随着摩尔定律逐渐逼近物理极限，芯片制程微缩效益有限，业界正寻求新的破口，而先进封装（Advanced Packaging）成为近年最受瞩目的技术之一。随着台积电的CoWoS产能逐渐供不应求，业界陆续出现CoPos、CoWoP等新技术，但这两个技术和CoWoS差在哪里？何时开始导入？《科技新报》整理相关信息带你一次看。

从下图可以看到，其实CoWoS、CoPos、CoWoP堆叠方式有些不同，例如CoPoS主要是将中介层改成面板RDL；CoWoP则是通过开发技术含量较高的PCB主机板，来取代IC载板。

接着，我们来仔细介绍这三项技术的主要差异，但在此之前，要先了解这些延伸技术的根源──台积电的先进封装CoWoS。

CoWoS是台积电的2.5D、3D封装技术，可分成「CoW」和「WoS」来看。

CoW（Chip-on-Wafer）是芯片堆叠，WoS（Wafer-on-Substrate）则是将芯片堆叠在基板上，所以CoWoS（Chip-on-Wafer-on-Substrate）的意思是把芯片堆叠起来，再封装于基板上，最终形成2.5D、3D的形态，可节省芯片的空间，同时减少功耗和成本。

CoWoS是先将逻辑芯片与HBM（高带宽存储器）安装在硅中介层（Interposer）上，通过中介层内部微小金属线来整合左右不同芯片的电子信号，同时经由硅穿孔（TSV）来连接下方基板，将信号导向下方，最终通过金属球（凸块）与外部电路衔接。

其中，CoWoS技术又分成CoWoS-R、CoWoS-L和CoWoS-S三种技术，因中介层材质不同，成本也有所差异，客户可依据自身条件选择合适的技术。

目前成本最高的是CoWoS-S，因为其中介层采用「硅」（Silicon），也是主流方案，如NVIDIA H100、AMD MI300都使用CoWoS-S。然而，CoWoS-S因使用高纯度硅材与TSV制程，加工难度大，且中介层面积受光刻机台限制，封装尺寸上限大约为2500平方毫米。

▲CoWoS-S

Source：台积电，下同

CoWoS-R采用InFO中用到的互连技术，其中介层使用RDL（重布线层）来连接小芯片，支持弹性封装设计，适合对成本较为敏感的AI ASIC应用、网通设备或边缘AI。

▲CoWoS-R

至于CoWoS-L，其成本介于CoWoS-S、CoWoS-R之间，中介层使用LSI（局部硅互连，Local Silicon Interconnect）和RDL，即局部区域以硅中介层串联芯片，其他区域用RDL或基板，实现密集的芯片与芯片连接，支持高达12颗HBM存储器的堆叠应用，可说结合CoWoS-S和CoWoS-R/InFO的技术优点。

▲CoWoS-L

台积电高效能封装整合处处长侯上勇在Semicon Taiwan 2024专题演讲中提到，由于顶部芯片（Top Die）成本非常高，CoWoS-L是比CoWoS-R、CoWoS-S更能满足所有条件的最佳方案，因此台积电会从CoWoS-S逐步转移至CoWoS-L，并称CoWoS-L是未来蓝图要角。

有趣的是，也有人认为CoWoS-L意思是「Large」，专为超大型AI训练平台与高整合度应用而设计，延续CoWoS-S架构，但进一步突破硅中介层尺寸限制，开发可支持超过2500平方毫米的超大面积中介层技术。

▲CoWoS技术路线图

Source：科技新报整理

了解CoWoS的技术分支后，接着来聊聊CoPoS和CoWoP。

由于AI芯片越来越大、设计越来越复杂，传统的圆形晶圆在面积利用率和封装效率逐渐受限，因此开始走向「以方代圆」，以面板（Panel）取代晶圆（Wafer），将芯片排列在矩形基板上，最后再通过封装制程连接到底层的载板上，让多颗芯片可以封装一起，也就是所谓的「CoPoS」（Chip-on-Panel-on-Substrate）。

▲CoPoS示意图

Source：亚智科技

CoPoS是将芯片排列在方形「面板RDL层」，取代原来圆形的硅中介层，强化不同导电层与材料间的电路互连布局，提升面积利用率与产能。此外，因导入玻璃或蓝宝石等新材料，方形尺寸可进行多颗芯片封装、整合不同尺寸芯片，同时支持更大光罩、缓解芯片越大越明显的翘曲问题。

业界分析，CoPoS是CoWoS-L或CoWoS-R的「矩形」变形概念，将传统300毫米硅晶圆改为方形面板设计，尺寸310×310毫米、515×510毫米或750×620毫米等，目前供应链研发方向皆以台积电释出的规格为主。不过CoPoS初步选定的尺寸为310×310毫米。

业界传出，台积电预计2026年设立首条CoPoS实验线，目标2028年底至2029年之间实现量产，第一个客户就是NVIDIA。此外，未来CoPoS封装的方向，主要锁定AI等高阶应用，采用CoWoS-R制程的将锁定博通，CoWoS-L则目标服务NVIDIA及AMD。

至于CoPoS与FOPLP（扇出型面板级封装，Fan-out Panel Level Packaging）差异在哪？前者用于AI高阶芯片、中介层材料是从硅转为玻璃，而后者用于PMIC、RFIC等低成本芯片的成熟制程，并不需要中介层，直接通过RDL互连。

「CoWoP」（Chip-on-Wafer-on-Platform PCB），是今年新出现的先进封装路线。

该消息来自“华尔街见闻”，是NVIDIA从业12年的技术人员Anand Mannargudi在公司内部技术的简报上的内容。目前有消息称，NVIDIA将在Rubin GPU系列的GR150芯片上，同时采用CoWoP与CoWoS两种封装技术。

▲CoWoP图示

Source：华尔街见闻、JPM

从图片可知，CoWoS包括GPU等逻辑IC、HBM、中介层、封装基板（Package Substrate），但实际上，封装基板下还要通过BGA（球栅阵列，Ball Grid Array）与PCB主机板（Platform PCB）连接。

由于CoWoS结构堆叠的「层级过多」，如同盖楼一样不断堆叠，但当楼层越高的时候，信号和电力要从底部传输到顶楼的距离就越长，损耗、成本也高。

因此，CoWoP打算把部分楼层拿掉，即直接砍掉成本高昂的封装基板和BGA，并开发出技术含量较高的PCB主机板，使其直接承担高精密度信号与电源布线，再将「芯片和中介层」这个组合直接安装在PCB主机板上。如此一来，芯片信号可直接从中介层走到PCB主机板，使互连路径更短、提升信号完整性、散热更好等。

目前NVIDIA正在测试CoWoP技术，而台系供应链业者也证实，取代ABF载板的PCB主机板已正式送样给NVIDIA进行测试验证。

▲CoWoS、CoPoS、CoWoP技术进展

Source：科技新报整理

虽然这次主要都在讲CoWoS和其延伸路线，但今年还有一个「WMCM」（晶圆级多芯片模块，Wafer-Level Multi-Chip Module）也相当值得关注，因为苹果2026年将推出iPhone 18，其搭载的A20处理器将使用这项技术。

据悉，WMCM是台积电InFO-PoP的升级版，为台积电与苹果共同研发、属于「苹果专用」的封装技术。

InFO-PoP是将存储器直接堆叠在移动处理器上方，当存储器容量增加时，散热便成为问题。因此，WMCM是通过将IC逻辑芯片与DRAM进行平面封装，取代传统上下堆叠的方式，以RDL取代中介层。

▲WMCM示意图

（Source：投资伊森YouTube截图）

由于WMCM使SoC、DRAM等不同元件在晶圆阶段即整合完成，再切割为单颗芯片，因此不需要使用中介层或基板来连接晶粒，可改善散热与信号完整性。

▲InFO和WMCM技术比较

（Source：科技新报）